SystemVerilog Simulering

Verilog A- och AMS-simulering

Jump to TINA Main Page & General Information

Verilog Simulation
Verilog-A & AMS-simulering
VHDL Simulation
VHDL-AMS-simulering
SystemC Simulering

SystemVerilog är en förlängning av Verilogs hårdvarubeskrivningsspråk, som också ingår i TINA.
I TINA översätts SystemVerilog automatiskt till SystemC som kan kompileras med MS Visual Studio som ger en mycket snabb och optimerad kod. Du kan hitta flera kretsexempel i mappen Exempel\HDL\SystemVerilog i TINA.