SystemVerilog Simulation

Verilog A i AMS simulacija

Jump to TINA Main Page & General Information

Verilog Simulation
Verilog-A & AMS simulacija
VHDL Simulation
VHDL-AMS simulacija
SystemC simulacija

SystemVerilog je proširenje Verilog jezika za opis hardvera, koji je također uključen u TINA.
U TINA-i SystemVerilog se automatski prevodi u SystemC koji se može kompajlirati sa MS Visual Studio-om pružajući veoma brz i optimizovan kod. Možete pronaći nekoliko primjera kola u folderu Examples\HDL\SystemVerilog TINA.