VHDL-AMS simulacija

VHDL-AMS simulacija u TINA uključena u sve verzije

VHDL-AMS je proširenje jezika za opis hardvera VHDL, koji je također uključen u TINA. To uključuje Analog i Mixed-Signal ekstenzije (AMS) na čisto digitalni VHDL jezik u cilju simulacije analognih i mješovitih signalnih sistema. Možete pronaći nekoliko primjera kola u folderu Examples\HDL\VHDL-AMS TINA.

VHDL-AMS primjer:

Simulacija sa VHDL-AMS kolom
Simulacija sa VHDL-AMS: TINA HDL Editor image1
Simulacija sa VHDL-AMS: TINA HDL Editor image2
Simulacija sa VHDL-AMS: TINA HDL Editor image3
Simulacija sa VHDL-AMS: TINA HDL Editor image4
Simulacija sa VHDL-AMS Transient dijagramom
X
Dobrodošli DesignSoft
Omogućuje razgovor ako vam je potrebna pomoć oko pronalaska pravog proizvoda ili vam je potrebna podrška.
u wpchatıco
en English
en Englishde Germanfr Frenches Spanishpt Portugueseru Russianzh-CN Chinese (Simplified)zh-TW Chinese (Traditional)ja Japaneseko Koreanhu Hungarian