Simulace elektronických obvodů Verilog

Simulace elektronických obvodů Verilog

Jump to TINA Main Page & General Information 

TINA také obsahuje výkonný digitální simulační motor Verilog. Výhodou Verilog ve srovnání s VHDL, že je snazší se učit a rozumět, je však více funkcí ve VHDL.

TINA dokáže přeložit modely Verilog a další digitální komponenty do syntetického VHDL kódu a pomocí softwaru Webpack společnosti Xilinx můžete generovat bitový proudový soubor popisující implementaci návrhu a poté jej nahrát na čipy Xilinx FPGA.

Následující obvod porovnává stejný plný obvod sčítače pomocí VHDL a Verilog.
Digitální verilogová simulace, obraz 1

Schematická část je stejná, pouze kódy v makrech se liší.

Můžete dvakrát kliknout na makra VHDL nebo Verilog a stisknutím klávesy Enter zobrazit všechny podrobnosti a upravit kód, pokud si přejete:

Základní části jsou velmi podobné:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Pokud spustíte analýzu digitálního časování z nabídky Analýza. Zobrazí se následující schéma:

Vidíte, že výstupní signály z obou modelů jsou naprosto stejné.