Jump to TINA Main Page & General Information 

• Verilog simulace
• Simulace Verilog-A a AMS
• Simulace VHDL
• Simulace VHDL-AMS
• SystemC simulace

SystemVerilog je rozšíření jazyka popisu hardwaru Verilog, které je také součástí TINA.
V TINA je SystemVerilog automaticky přeložen do SystemC, který lze zkompilovat pomocí MS Visual Studio poskytující velmi rychlý a optimalizovaný kód. Několik příkladů obvodů můžete najít ve složce Příklady\HDL\SystemVerilog TINA.

Příklad SystemVerilog: