• Přejít na hlavní stránku TINA a obecné informace 

• Simulace VHDL
• Verilog simulace
• Simulace Verilog-A a AMS
• SystemVerilog simulace
• SystemC simulace

VHDL-AMS je rozšířením jazyka popisu hardwaru VHDL, který je rovněž součástí TINA. To zahrnuje Analog a Mixed-Ssignální rozšíření (AMS) do čistě digitálního jazyka VHDL za účelem simulace analogových a smíšených signálových systémů. Několik příkladů obvodů můžete najít ve složce Příklady\HDL\VHDL-AMS TINA.

Příklad VHDL-AMS: