VHDL simulacija u TINA uključena u svim verzijama

VHDL simulacija u TINA uključena u svim verzijama

VHDL (VHSIC (Integrirani krugovi vrlo velike brzine) Jezik opisa hardvera) je standardni opis hardvera IEEE koji koriste elektronički dizajneri za opisivanje i simulaciju njihovih čipova i sustava prije izrade.

TINA verzije 7 i više sada uključuju snažan digitalni VHDL simulacijski motor. Bilo digitalni sklop u TINA može automatski pretvoriti VHDL kod i analizirati kao VHDL dizajn. Osim toga, možete analizirati širok raspon hardvera dostupnih u VHDL-u i definirati vlastite digitalne komponente i hardver u VHDL-u. Velika prednost VHDL-a nije samo u tome što je to IEEE standard, već se može automatski realizirati u programabilnim logičkim uređajima kao što su FPGA i CPLD.

TINA može generirati synthesizable VHDL kod zajedno s odgovarajućim UCF datoteku ako Generate synthesizable kôd je postavljen u izborniku Analiza / Opcije. Stvorene VHD i UCF datoteke možete spremiti pomoću naredbe "Create VHD & UCF ​​File" u izborniku T&M. Možete pročitati ove datoteke s Xilinx's free uslužni Webpack, generirati bit-stream datoteku koja opisuje provedbu dizajna, a zatim ga upload na Xilinx FPGA čipovima.

Primjer: Sljedeći krug je brojač, definiran u VHDL.
Digitalna VHDL simulacija, slika 1
Analiza rada / simulacija digitalnog VHDL-a, daje sljedeći dijagram:
VHDL simulacija, slika 2
Ako dvaput kliknete na blok Counter u TINA-i i pritisnete tipku Enter Macro možete vidjeti VHDL kod koji definira brojač:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

U TINA možete promijeniti VHDL kod i vidjeti učinak odmah.

Promijenite liniju Pre_Q <= Pre_Q + 1; gore do Pre_Q <= Pre_Q + 2; i zatvorite dijaloški okvir.

Sada analiza / Digital VHDL simulacija daje sljedeći dijagram

Također možete proučiti ovaj sklop u TINA-i Interaktivni način rada.