Jump to TINA Main Page & General Information 

• Verilog simulacija
• Verilog-A & AMS simulacija
• VHDL simulacija
• VHDL-AMS simulacija
• SystemC simulacija

SystemVerilog je proširenje jezika za opis hardvera Verilog, također uključenog u TINA.
U TINA-i SystemVerilog se automatski prevodi u SystemC koji se može kompajlirati s MS Visual Studiom koji pruža vrlo brz i optimiziran kod. Možete pronaći nekoliko primjera sklopova u mapi Primjeri\HDL\SystemVerilog TINA-e.

Primjer SystemVerilog-a: