Symulacja systemu Verilog

Verilog A i AMS Simulation

Jump to TINA Main Page & General Information

Verilog Simulation
Symulacja Verilog-A i AMS
Symulacja VHDL
Symulacja VHDL-AMS
Symulacja systemu C

SystemVerilog jest rozszerzeniem języka opisu sprzętu Verilog, również zawartego w TINA.
W TINA SystemVerilog jest automatycznie tłumaczony na SystemC, który można skompilować za pomocą MS Visual Studio, zapewniając bardzo szybki i zoptymalizowany kod. Możesz znaleźć kilka przykładów obwodów w folderze Examples\HDL\SystemVerilog w TINA.