Simulimi VHDL-AMS

Simulimi VHDL-AMS në TINA përfshihet në të gjitha versionet

VHDL-AMS është një zgjerim i gjuhës së përshkrimit të harduerit VHDL, i përfshirë gjithashtu në TINA. Ai përfshin Analog dhe Mixed-Szgjerimet e sinjalit (AMS) në gjuhën thjesht dixhitale VHDL për të simuluar sistemet e sinjaleve analoge dhe të përziera. Mund të gjeni disa shembuj qarku në dosjen Shembuj\HDL\VHDL-AMS të TINA.

Shembull VHDL-AMS:

Simulimi me qark VHDL-AMS
Simulimi me VHDL-AMS: TINA HDL Editor image1
Simulimi me VHDL-AMS: TINA HDL Editor image2
Simulimi me VHDL-AMS: TINA HDL Editor image3
Simulimi me VHDL-AMS: TINA HDL Editor image4
Simulimi me diagramin kalimtar VHDL-AMS
en English
en Englishde Germanfr Frenches Spanishpt Portugueseru Russianzh-CN Chinese (Simplified)zh-TW Chinese (Traditional)ja Japaneseko Koreanhu Hungarian