Simulimi i SystemVerilog

Simulimi i Verilog A dhe AMS

Jump to TINA Main Page & General Information

Simulimi i Verilogut
Simulimi Verilog-A & AMS
Simulimi VHDL
Simulimi VHDL-AMS
Simulimi SystemC

SystemVerilog është një shtesë e gjuhës së përshkrimit të harduerit Verilog, e përfshirë gjithashtu në TINA.
Në TINA SystemVerilog përkthehet automatikisht në SystemC i cili mund të kompilohet me MS Visual Studio duke ofruar një kod shumë të shpejtë dhe të optimizuar. Mund të gjeni disa shembuj qarku në dosjen Examples\HDL\SystemVerilog të TINA.